山口大学教務システム - 1062520220-論理設計

開講年度	開講学部等
2025	工学部
開講学期	曜日時限	授業形態	AL（アクティブ・ラーニング）ポイント
後期	金5～6	講義
時間割番号	科目名[英文名]			使用言語	単位数
1062520220	論理設計[Logic Design]			日本語	2
担当教員（責任）[ローマ字表記]					メディア授業
井田悠太[IDA Yuta]					ー
担当教員[ローマ字表記]
井田悠太　[IDA Yuta]
特定科目区分		対象学生		対象年次	2～
ディプロマ・ポリシーに関わる項目			カリキュラムマップ(授業科目とDPとの対応関係はこちらから閲覧できます)

授業の目的と概要

論理回路の設計技術を習得する。また、実際の設計技法を学ぶと共に、ハードウェアの設計自動化および大規模システム実現方法の基礎を身に付ける。

授業の到達目標

・論理回路基本ゲート、組み合わせ回路、順序回路の設計技法の習得。
・与えられた仕様に基づいて、自分の力で論理回路が設計できること。
・与えられた仕様の論理回路を自分の力で設計し、ブール代数やカルノー図を工夫することによって効率の良い設計図に仕上げること。
・これらを、演習など通じて学ぶ。

授業計画

【全体】

論理回路の基本を復習をしてから、実際の設計においてどんなことに気を配らなければいけないかを学ぶ。また、各種の組み合わせ回路の演習を行い、続いて、順序回路の設計演習を行う。最後に、LSIの設計というものがどのように行なわれるかを学ぶ。

	項目	内容	授業時間外学習	備考

第1回	デジタル回路の基礎の復習	シラバスを解説し、デジタル回路の基礎を復習する。	・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第2回

組み合わせ回路の復習

組み合わせ回路を真理値表、カルノー図による論理圧縮、回路図で設計する方法を復習する。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第3回

順序回路の復習(1)

自動販売機を例にして、順序回路の設計法を説明する。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第4回

順序回路の復習(2)

一般的な順序回路を状態遷移図、状態遷移表、カルノー図による論理圧縮、回路図で設計する方法を復習する。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第5回

タイミングチャート

入力信号と出力信号の関係をタイミングチャートで表現する方法を説明する。また、実際の回路を想定し、それぞれの素子による遅延を考慮した場合の出力信号がどのようになるか説明する。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第6回

LSI開発の流れとHDLの基礎

LSI開発の設計フローの説明を行う。また、近年、論理設計に使われるハードウェア記述言語の基礎について学ぶ。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第7回

Verilog HDLの基礎(組合せ回路)

Verilog HDLによる組み合わせ回路の記述方法の基礎について学ぶ。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第8回

Verilog HDLの基礎(順序回路)

Verilog HDLによる順序回路の記述方法の基礎について学ぶ。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第9回

EDAツールの動作確認

FPGA開発ツールをインストールし、例題を用いて動作を確認する。

・ノートパソコンを持参する。
・準備学習として、これまでの復習4時間を行う。

第10回

Verilog HDLの演習(組合せ回路)(1）

Verilog HDLを用いて、組み合わせ回路を設計する。

・ノートパソコンを持参する。
・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。

第11回

Verilog HDLの演習(組合せ回路)(2)

第10回の続き。

・ノートパソコンを持参する。
・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする。

第12回

Verilog HDLの演習(順序回路)(1)

Verilog HDLを用いて、順序回路を設計する。

・ノートパソコンを持参する。
・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。

第13回

Verilog HDLの演習(順序回路)(2)

第12回の続き。

・ノートパソコンを持参する。
・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。
・課題(レポート)の完成、授業時間内に終わらなければ宿題とする

第14回

テスト前のまとめ

第10回～12回の課題を解説し、講義内容を振り返る。

・講義資料や教科書を参照し、準備学習2時間と復習2時間を行う。

第15回

期末試験

期末試験を行う。

・試験前の準備学習2時間以上と復習2時間を行う。

第16回

総括

総括を行う。

・特になし。

※AL（アクティブ・ラーニング）欄に関する注
・授業全体で、AL（アクティブ・ラーニング）が占める時間の割合を、それぞれの項目ごとに示しています。
・A〜Dのアルファベットは、以下の学修形態を指しています。
【A：グループワーク】、【B：ディスカッション・ディベート】、【C：フィールドワーク（実験・実習、演習を含む）】、【D：プレゼンテーション】

A: --%　B: --%　C: --%　D: --%

成績評価法

レポート(複数回) 40％、期末試験 60％で評価します。
出席は欠格条件とし、4回以上の欠席で欠格とします。

教科書にかかわる情報

教科書	書名	入門Verilog HDL記述				ISBN	9784789833981
教科書	著者名	小林優	出版社	CQ出版				出版年	2004

備考

Moodleからも資料を提供する。

参考書にかかわる情報

参考書	書名	わかるVerilog HDL入門				ISBN	9784789837569
参考書	著者名	木村真也	出版社	CQ出版				出版年	2006

備考

参考書は工学部図書館にある本です。適宜借りてください。

メッセージ

再試験は実施しません。但し、入院や忌引き等の特別な理由がある場合は追試験を実施します。

講義を病気等の理由で欠席する場合は、メールで連絡してください。また、その理由がわかる証拠（病院の診断書、葬儀のはがき等）を欠席届とともに次の講義の最初に提出して下さい。

連絡は基本的に修学支援システムのメッセージ機能や大学のメールアドレスを使用します。普段使うメールアドレスへの転送を必ず設定してください。

キーワード

組み合わせ回路、順序回路、FPGA、ハードウェア記述言語

持続可能な開発目標（SDGs）

(インフラ、産業化、イノベーション)強靱（レジリエント）なインフラ構築、包摂的かつ持続可能な産業化の促進及びイノベーションの推進を図る。

関連科目

電子計算機、デジタル回路

履修条件

連絡先

y.ida@yamaguchi-u.ac.jp
総合研究棟2号館2階202号室

オフィスアワー

部屋にいるときはいつでもOKですが、メールで連絡を取ってから来訪した方が確実です。

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